岸根 桂路 (キシネ ケイジ)

KISHINE Keiji

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職名

教授

研究分野・キーワード

集積回路設計 

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プロフィール

研究課題(研究概要)
トランジスタの微細化に伴い、IC/LSIの高速化と低消費電力化が年々進んでいる。この微細化により、従来は考慮されていなかった要因が回路動作に悪影響を与えることが予想される。これら新たに生じる問題を抽出するとともに、回路動作の超高速化・超低電力化を目指した回路構成手法の確立が課題となっている。 これらに対し、速度、消費電力、雑音等の回路性能を左右する項目を検証し、将来の数百GHzを超える超高速IC/LSIや、超低電力で動作する低消費電力回路の設計手法の確立に取り組んでいる。さらに基本回路のみならず、同期回路や多重回路、多重分離回路、符号化回路等 複数の基本回路から構成される中規模回路にまでスコープ拡大し、高性能回路設計手法確立のための研究を行っている。
研究業績等(概要)
1、2.5Gb/s ジッタ特性可変な光中継器用ICの開発
“A 2.5-Gb/s Clock and Data Recovery IC with Tunable Jitter Characteristics
for Use in LANs and WANs,"" IEEE J. Solid State Circuits, vol. 34, no. 6, pp. 805-812.”
2、2.5Gb/s 光中継器用ICの低ジッタ化に関する研究
“Loop-Parameter Optimization of a PLL for a Low-Jitter 2.5 Gb/s One-chip Optical Receiver IC with 1:8 DEMUX,” IEEE J. Solid-State Circuits, vol. 37, no. 1, pp. 38-50,
3、10Gb/s 光通信システム用受信ICに関する研究
“PLL Design Technique by a Loop-trajectory Analysis Taking Decision-circuit Phase Margin into Account For Over-10-Gb/s Clock and Data Recovery Circuits,” IEEE J. Solid-State Circuits, vol. 39, no. 5, pp. 740-750.
4、高速CDR/PLLの瞬時引き込み動作に関する研究
“cquisition-time estimation for over 10-Gb/s clock and data
recovery ICs,”IEE Electron. Letters, vol. 41, no. 23-10, pp. 23-24.

取得学位 【 表示 / 非表示

  • 情報学博士  京都大学  2006年03月

学内職務経歴 【 表示 / 非表示

  • 滋賀県立大学  工学部  電子システム工学科  教授   2016年04月 ~ 現在

  • 滋賀県立大学  工学部  電子システム工学科  准教授   2008年04月 ~ 2016年03月

学外略歴 【 表示 / 非表示

  • 日本電信電話株式会社  主任研究員   2004年10月 ~ 2007年03月

  • 日本電信電話株式会社  課長   2007年04月 ~ 2008年03月

所属学会・委員会 【 表示 / 非表示

  • 日本物理学会  

  • 電気学会  

  • 電子情報通信学会  

  • IEEE  

 

研究テーマ 【 表示 / 非表示

  • 超高速集積回路設計手法の研究

    集積回路 超高速 超低電力 通信システム

論文 【 表示 / 非表示

  • Simple and Low Power Highly Sensitive Frequency Demodulator Circuit for 10-Gb/s Transmission System  for Labeling Signal

    Natsuyuki Koda, Kosuke Furuichi, Hiromu Uemura, Hiromi Inaba, and Keiji Kishine

    IEIE  IEIE JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE(IEIE JSTS)  17 (6)   733 ~ 740  2017年12月

    共著  共同(主担当)

  • Design of High-linearity Delay Detection Circuit for 10-Gb/s Communication System in 65-nm CMOS

    Kosuke Furuichi, Hiromu Uemura, Natsuyuki Koda, Hiromi Inaba, and Keiji Kishine

    IEIE  IEIE JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE(IEIE JSTS)  17 (6)   742 ~ 749  2017年12月

    共著  共同(主担当)

  • FPGA-Based Transceiver Circuit for Labeling Signal Transmission System

    Kohei Nomura, Natsuyuki Koda, Toshiyuki Inoue, Akira Tsuchiya, and Keiji Kishine

      International SoC Design Conference (ISOCC2017)    2017年11月

    共著  

  • Design Method for Inductorless Low-Noise Amplifiers with Active Shunt-Feedback in 65-nm CMOS

    Toshiyuki Inoue, Akira Tsuchiya, Keiji Kishine, and Makoto Nakamura

      International SoC Design Conference (ISOCC2017)    2017年11月

    共著  

  • Compact Implementation IIR filter in FPGA for Noise Reduction of Sensor Signal

    Koki Arauchi, Shohei Maki, Toshiyuki Inoue, Akira Tsuchiya, and Keiji Kishine

      International SoC Design Conference (ISOCC2017)    2017年11月

    共著  

  • 25-Gb/s Clock and Data Recovery IC Using Latch Load Combined with CML Buffer Circuit for Delay  Generation with 65-nm CMOS

    Tomonori Tanaka, Kosuke Furuichi, Hiromu Uemura, Ryosuke Noguchi, Natsuyuki Koda, Koki Arauchi,  Daichi Omoto, Hiromi Inaba, Shinsuke Nakano, Masafumi Nogawa, Hideyuki Nosaka and Keiji Kishine

    IEEE CAS   IEEE International Symposium on Circuits and Systems  (ISCAS2017)    2017年05月

    共著  

  • Cross Current Suppression Control for Parallel Operation System Contructed with Two Electric Power  Converters under Different Output

    Ryota Fujisawa, Hiromi Inaba, Keiji Kishine, Keisuke Ishikura, and Kazuki Ikebata

    ICEMS 2016  The 19th International Conference on Electrical Machines and Systems (ICEMS2016)    2016年11月

    共著  

  • 36-Gb/s CDR IC using simple passive loop filter combined with a passive load in phase detector

    Kosuke Furuichi, Hiromu Uemura, Natsuyuki Koda, Hiromi Inaba, and Keiji Kishine

      International SoC Design Conference (ISOCC2016)    2016年10月

    共著  

  • Design of High-Linearity Delay Detection Circuit for 10-Gb/s Communication System in 65-nm CMOS

    Kosuke Furuichi, Hiromu Uemura, Natsuyuki Koda, Hiromi Inaba, and Keiji Kishine

      International SoC Design Conference (ISOCC2016)    2016年10月

    共著  

  • Proposal for sensitive frequency demodulator for 10-Gb/s transmission labeling signal system

    Natsuyuki Koda, Kosuke Furuichi, Hiromu Uemura, Hiromi Inaba, and Keiji Kishine

      International SoC Design Conference (ISOCC2016)    2016年10月

    共著  共同(主担当)

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会議での講演 【 表示 / 非表示

  • FPGAを用いたFIRフィルタによる脈拍センサ信号の雑音除去

    電子情報通信学会総合大会  2017年03月

  • FPGAによるフレーム信号変調システムの検討

    電子情報通信学会総合大会  2017年03月

  • ラべリング信号伝送システムにおける受信回路高速化の検討

    電子情報通信学会総合大会  2017年03月

  • FPGAを用いた変調回路に関する検討

    電気関係学会関西連合大会  2016年11月

  • エンファシス回路によるハーフレート識別回路の広帯域化に関する検討

    電気関係学会関西連合大会  2016年11月

  • FPGAを用いたFIRフィルタによる生体センサ信号の雑音除去の検討

    電気関係学会関西連合大会  2016年11月

研究シーズ 【 表示 / 非表示

  • 超高速回路設計技術~応用システムへの展開

 
 

学部講義等担当 【 表示 / 非表示

  • 電子システム工学実験Ⅰ

  • 集積回路設計基礎

  • 情報通信工学

  • 基礎電気電子回路

  • 電子システム工学セミナー

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大学院講義担当 【 表示 / 非表示

  • 集積システム設計論